module sys(reset,clock,a,b,c,d,x3,z);
    parameter n = 7; /* bit width */
    input reset, clock;
    input [n:0] a;
    input [n:0] b;
    input [n:0] c;
    input [n:0] d;
    output [n:0] x3;
    output [n:0] z;

    wire muxctrl1, muxctrl2, muxctrl4;
    wire [1:0] muxctrl3;
    wire loadr1, loadr2, loadr3, loadr4;
 
    dp dp1(reset,clock,a,b,c,d,muxctrl1,muxctrl2,muxctrl3,muxctrl4,
    	loadr1,loadr2,loadr3,loadr4,x3,z);
    ctrl ctrl1(reset,clock,muxctrl1,muxctrl2,muxctrl3,muxctrl4,
		loadr1,loadr2,loadr3,loadr4);
endmodule